3nm芯片，分水岭 - 通信人家园

随着技术进步，芯片设计变得越来越难，这是众所周知的事实。围绕这些问题的讨论大多集中在海量人工智能工作负载带来的挑战以及向异构多芯片设计转型所面临的难题上。虽然这些确实存在问题，但还有一个潜在因素使情况变得更加糟糕：先进节点扩展的投资回报率正在以大多数团队尚未量化的方式被压缩。

三十年来，摩尔定律一直是经济发展的引擎。如今，在3纳米及以下制程工艺阶段，这股引擎的动力正在减弱。尽管代工厂承诺大幅提升功耗、性能和面积（PPA），但对大多数设计团队而言，现实却如同“性能海市蜃楼”。尽管在3纳米环栅（GAA）和FinFET工艺迁移方面投入了数十亿美元，但这些进步所承诺的性能提升中很大一部分仍然遥不可及。这些性能提升往往被牺牲掉，以留出仅仅用于弥补建模不确定性的“裕量”。我们不妨将这种时钟裕量的结构性膨胀称为“悲观墙”。

好消息是，这个裕量并非物理定律所定。它可以被安全地回收并重新定向，以适应真正的硅工艺极限。稍后会详细介绍。但首先，让我们回答这个问题：什么是3nm工艺的悲观壁垒？为什么它会引发经济危机？答案首先在于理解裕量是如何积累的——以及为什么这种积累会对经济产生如此重大的影响。

在3nm工艺中，时钟签核保护带已膨胀至总时钟周期的25%至35%。这并非可有可无，而是基于抽象的签核方法所导致的结构性后果。以下数据突显了这种结构性裕度膨胀的驱动机制。

以下数据反映了先进节点工艺普遍存在的趋势。虽然具体数值因设计而异，但结构模式是一致的。

网络设计得比实际需要的高出2.5倍。这样一来，你往往是在为芯片本身并不需要的缓冲器、面积和布线复杂性买单。

近阈值危险区：当电压接近器件阈值时，延迟特性会呈现指数级非线性变化。标准静态时序分析 (STA) 会过度线性化这些效应，为了保持“安全”，会强制引入相当于时钟周期8% 到 12%的“不确定性”。

抖动黑洞：电源引起的抖动 (PSIJ) 和同时切换会消耗5% 到 10%的裕量。传统工具将其视为静态估计值。

每一皮秒不必要的裕量都会直接影响项目的最终结果。下表列出了可能导致总时钟裕量累积到 25%–35% 范围内的各项因素：

以上观点各自都站得住脚，并且都基于先进的节点物理学原理。真正造成悲观论调的是这些观点的累积叠加。

在基于抽象的签核流程中，电压敏感性、抖动、老化和变异性通常被独立且保守地评估。由于电气交互作用无法在时间和电压上同时解析，因此最坏情况假设会不断叠加。

硅的性能并没有下降35%。问题在于我们的抽象方法变得越来越保守。需要明确的是，问题不在于晶体管器件模型本身。这种结构性的悲观主义源于基于抽象的时序方法以及独立叠加的最坏情况假设，这些假设只是近似地描述了电学行为，而不是直接求解。

放弃10-15%的可回收时钟裕度并非建模上的小问题——它可能造成巨大的竞争劣势。让我们更深入地了解一下其中的原因。

功耗惩罚：由于动态功耗与电压的平方成正比，裕量降低 10% 会导致动态时钟功耗降低约 18%–20%。考虑到时钟网络消耗SoC 30%–40% 的功耗，这通常决定着一个设计能否在其细分市场中领先，还是会因过热而限制自身性能。

营收损失（产品分档）：在 3 GHz 的目标频率上，通过挽回约 10% 的利润，可以实现300 MHz 的频率提升。在大批量生产中，即使将 10% 的产量转移到高端性能产品档位，也能带来数亿美元的增量收入，而这些收入目前却因不确定性而损失。

面积效率低下：抽象驱动的裕量迫使单元尺寸大幅增大，导致时钟树面积增加 10% 至 15%。这会使芯片尺寸膨胀，并增加数百万芯片的单位成本。

解决结构性悲观问题的最直接方法是用电学分辨率取代时序抽象和估计，具体做法是对整个时钟进行详细、精确的 SPICE 分析。但迄今为止，由于两个原因，这种方法并不实际。首先，在如此规模的网络上运行标准 SPICE 程序会耗费大量时间，并消耗大量（且昂贵的）计算资源。其次，标准 SPICE 程序甚至无法加载如此规模的网络。

问题不再是悲观壁垒是否存在——物理学已经证明它的存在。问题在于你的方法论能否在竞争对手之前将其揭示出来。

在先进节点上，竞争力越来越取决于能够安全地去除多少不必要的裕量，而不是能够增加多少裕量。

那些直接解决物理问题而不是近似解决物理问题的团队，将重新获得其他团队因不确定性而不断放弃的性能、能源效率和产量。