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标题: 【硬核科普2】海力士官网：系统级芯片SoC vs. 系统级封装SiP [查看完整版帖子] [打印本页]
时间: 2026-10-12 22:45
作者: 奋斗士
标题: 【硬核科普2】海力士官网：系统级芯片SoC vs. 系统级封装SiP
https://news.skhynix.com/cn/semiconductor-back-end-process-episode-4-packages-part-2/
摘要：
随着芯片堆叠技术（如硅通孔技术）的发展，系统级封装的电气特性与系统级芯片旗鼓相当
随着芯片堆叠技术（如硅通孔技术）的发展，系统级封装的电气特性与系统级芯片旗鼓相当
随着芯片堆叠技术（如硅通孔技术）的发展，系统级封装的电气特性与系统级芯片旗鼓相当
下图样例的传输路径，系统级封装比系统级芯片，更短！
由HBM和逻辑芯片构成的封装属于系统级封装。顾名思义，系统级封装是指在单个封装体中集成一个系统。然而，完整的系统还需包括传感器、模拟数字（A/D）转换器、逻辑芯片、存储芯片、电池和天线等组件，但就目前的技术发展水平而言，还无法将所有这些系统组件集成到单个封装体内。因此，研究人员正致力于不断开发针对这一领域的封装技术，而当前的系统级封装是指在单个封装体内集成部分系统组件。例如，使用HBM的封装将HBM和逻辑芯片集成到单个封装体内，形成一个系统级封装。
不同于系统级封装，系统级芯片（SoC）在芯片级实现系统功能。换言之，在同一个芯片上实现多个系统功能。例如，目前大多数处理器都在芯片内集成了静态RAM（SRAM）存储器，可同时在单个芯片上实现处理器的逻辑功能和SRAM的存储功能。因此，这些处理器被归类为系统级芯片。
系统级芯片需要将多种功能组合到单个芯片中，因此开发流程复杂而漫长。此外，如要对已开发出来的系统级芯片中单个元件的功能进行升级，则需从头开始对它们进行设计和开发。而系统级封装开发起来则更容易也更快，这是由于系统级封装是通过将已开发的多个芯片和器件整合在单个封装体内来实现。由于芯片本身是单独开发和制造，即使器件的结构完全不同，也很容易将它们集成到单个封装体内。同时，如果只需对功能的一个方面进行升级，则无需从头开发封装就可在芯片内集成新开发的器件。然而，如果产品将被长期大量使用，则相比系统级封装而言，将其开发为系统级芯片将更高效，因为系统级封装需要制造的材料更多，这会增加封装体积，只有这样才能将多个芯片整合到单个封装体内。
尽管系统级芯片和系统级封装之间存在各种差异，但两者并不是非此即彼的关系。事实上，可以将两者结合起来，以产生协同效应。完成系统级芯片开发后，可将其与其他功能芯片封装到单个封装体内，然后作为增强型系统级封装来实现。
▲ 图4：使用硅通孔堆叠的系统级芯片和系统级封装的信号传输路径长度比较（ⓒ HANOL出版社）
在对系统级封装和系统级芯片的性能进行比较时，人们原本以为系统级芯片在单个芯片上实现，因而其电气特性会更优异。然而，随着芯片堆叠技术（如硅通孔技术）的发展，系统级封装的电气特性与系统级芯片旗鼓相当。图4对使用硅通孔堆叠的系统级芯片和系统级封装的信号传输路径进行了比较。当信号从系统级芯片的一端传输到对角的另一端时，将系统级芯片分为9个部分并使用硅通孔技术进行堆叠时，传输路径会短得多。
时间: 2026-10-12 22:51
作者: 奋斗士
本帖最后由 奋斗士 于 2026-10-13 00:17 编辑
这个官方科普，先打脸有些人看不起封装
现在的系统级封装，已经持平SoC，和给CPU加个壳这种封装，完全是两回事
有些人废话长，见识短
时间: 2026-10-13 09:06
作者: 狼人克星
奋斗士 发表于 2026-10-12 22:51
这个官方科普，先打脸有些人看不起封装
现在的系统级封装，已经持平SoC，和给CPU加个壳这种封装，完全是 ...
先打脸有些人看不起封装
毛病又犯了，科普就科普，硬给自己加戏。本版讨论到现在没有任何一个人说看不起封装。。
时间: 2026-10-13 09:20
作者: oooooooo
狼人克星 发表于 2026-10-13 09:06 
先打脸有些人看不起封装
毛病又犯了，科普就科普，硬给自己加戏。本版讨论到现在没有任何一个人说看不 ...
奋总这个联想能力真是杠杠的
时间: 2026-10-13 09:27
作者: h68810115
狼人克星 发表于 2026-10-13 09:06
先打脸有些人看不起封装
毛病又犯了，科普就科普，硬给自己加戏。本版讨论到现在没有任何一个人说看不 ...
立个虚靶而已
时间: 2026-10-13 09:36
作者: oooooooo
你说不是东，他认为你说的是西
时间: 2026-10-13 09:38
作者: 奋斗士
狼人克星 发表于 2026-10-13 09:06
先打脸有些人看不起封装
毛病又犯了，科普就科普，硬给自己加戏。本版讨论到现在没有任何一个人说看不 ...
下一个用各种权威科普，告诉你：3D堆叠，就是设计！要不然无数个um级别铜线怎么能对齐？
你前面说：折叠是设计，3D堆叠是封装（也就是暗指3D堆叠不是设计）。。。都是拿没有基础行业常识的错误观念贬低对手、误导公众
附件: 狼人 堆叠 2.jpg (2026-10-13 09:33, 274.08 KB) / 下载次数 0
https://www.txrjy.com/forum.php?mod=attachment&aid=NzM0NTA4fDljMDA5YjE1fDE3OTI4ODIwODR8MHww
时间: 2026-10-13 10:20
作者: ilongge
狼人克星 发表于 2026-10-13 09:06
先打脸有些人看不起封装
毛病又犯了，科普就科普，硬给自己加戏。本版讨论到现在没有任何一个人说看不 ...
虚空打靶，先得有个靶子，哈哈哈哈
时间: 2026-10-13 11:03
作者: 狼人克星
奋斗士 发表于 2026-10-13 09:38
下一个用各种权威科普，告诉你：3D堆叠，就是设计！要不然无数个um级别铜线怎么能对齐？
你前面说： ...
又是暗指。。
只能说，I服了U，看别人话都抓不住重点。
时间: 2026-10-13 11:06
作者: oooooooo
狼人克星 发表于 2026-10-13 11:03
又是暗指。。
只能说，I服了U，看别人话都抓不住重点。
按他这个思路，他就是在黑华为，但他能用这个逻辑，别人就不能用了
时间: 2026-10-13 11:37
作者: flixyz
建议奋斗哥把自己id改名“华为其实不牛逼”就完了
时间: 2026-10-13 17:28
作者: 奋斗士
狼人克星 发表于 2026-10-13 11:03
又是暗指。。
只能说，I服了U，看别人话都抓不住重点。
折叠是设计，3D堆叠是封装
……
这句话让小学生来读，也能明白你在说：
3D堆叠不是设计、是封装，封装不是设计
时间: 2026-10-13 17:57
作者: 狼人克星
奋斗士 发表于 2026-10-13 17:28
折叠是设计，3D堆叠是封装
……
这句话让小学生来读，也能明白你在说：
基本素质都没有，单芯片重新设计，单芯片被你丢了，重新丢了？
对比的重点是单和重新。而不是设计和不设计。
你语文是体育老师教的？
时间: 2026-10-13 21:08
作者: 奋斗士
本帖最后由 奋斗士 于 2026-10-14 03:11 编辑
狼人克星 发表于 2026-10-13 17:57
基本素质都没有，单芯片重新设计，单芯片被你丢了，重新丢了？
对比的重点是单和重新。而不是设计和不设 ...
常识一：3D互联密度，远超2D……3D“单芯片”有没有“重新设计”？
常识二：2D水平互联的接口，改成了3D垂直互联，上下“单芯片”要不要“重新设计”IO口位置？单单信号线，就是um级别粗细、um级别间距的成千上万个铜线！
自己看看海力士官网2D的DRAM和3D的HBM的描述：
https://news.skhynix.com/cn/semiconductor-back-end-process-episode-4-packages-part-2/
高宽带存储器（HBM）采用一种全新的DRAM架构，这种架构借助硅通孔技术来增加引脚数量。通常，在DRAM规范中，“X4”表示有四个引脚用于发送信息，或可以同时从DRAM发送4位（bit）信息。相应地，X8表示8位，X16表示16位，以此类推。增加引脚数量有利于同时发送更多信息。然而，由于自身局限性，引线芯片堆叠最多只能达到X32，而硅通孔堆叠则没有这方面的局限性，使HBM可达到x1024。
时间: 2026-10-14 09:27
作者: 狼人克星
本帖最后由 狼人克星 于 2026-10-14 09:27 编辑
奋斗士 发表于 2026-10-13 21:08
常识一：3D互联密度，远超2D……3D“单芯片”有没有“重新设计”？
常识二： ...
所以呢，9万TVS等于5000万铜连接？
到底搞明白没有。搞明白再来杠。
时间: 2026-10-14 09:40
作者: 奋斗士
本帖最后由 奋斗士 于 2026-10-14 09:43 编辑
狼人克星 发表于 2026-10-14 09:27
所以呢，9万TVS等于5000万铜连接？
到底搞明白没有。搞明白再来杠。
5000万是论坛里你们做说，我只是引用你们的话，
5000万到底是指什么？有没有证据来源？
9万是极客湾拆解的数据，指的什么说的很明确，也有证据
是你们要讲清楚区别，并提供证据，不是我
-----------
最后，回到上面的问题：2D到3D，单芯片、重设计这两个基础常识你现在搞明白里没有？
时间: 2026-10-14 09:43
作者: 狼人克星
奋斗士 发表于 2026-10-13 21:08
常识一：3D互联密度，远超2D……3D“单芯片”有没有“重新设计”？
常识二： ...
你可真有意思。都贴出原文链接了，还贴一段东拉西扯的内容。原文就有堆叠的定义你为啥不贴呢？怕被打脸吗？
以下来自于你自己给的链接。
堆叠封装可分为三大类：1）通过垂直堆叠封装体而形成的封装堆叠；2）使用引线键合技术将不同芯片堆叠在单个封装体内的芯片叠层封装；及3）使用硅通孔（TSV）* 技术替代传统引线键合技术实现内部电气互连的芯片叠层封装技术。每种堆叠封装技术都具有不同的特点、优势和局限性，这将决定它们在未来的应用。
时间: 2026-10-14 09:55
作者: 狼人克星
奋斗士 发表于 2026-10-14 09:40
5000万是论坛里你们做说，我只是引用你们的话，
5000万到底是指什么？有没有证据来源？
巨婴了，你搞不清楚两者区别，别人负责培训你？
难道不是应该你自己去学习搞明白才来杠吗？
时间: 2026-10-14 10:15
作者: 奋斗士
狼人克星 发表于 2026-10-14 09:55
巨婴了，你搞不清楚两者区别，别人负责培训你？
难道不是应该你自己去学习搞明白才来杠吗？
你自己说了5000万，你自己不讲清楚是什么东西，还让别人找证据证明你说的5000万正确。。。
这是一个正常人的逻辑？
你基本素质好、语文成绩好，结果在基本概念上全是靠YY？
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时间: 2026-10-14 10:33
作者: 奋斗士
狼人克星 发表于 2026-10-14 09:43
你可真有意思。都贴出原文链接了，还贴一段东拉西扯的内容。原文就有堆叠的定义你为啥不贴呢？怕被打脸吗 ...
科普1，就是从封装的定义开始，
科普2，介绍现在封装能达到什么技术水平：
随着芯片堆叠技术（如硅通孔技术）的发展，系统级封装的电气特性与系统级芯片旗鼓相当
翻译一下：
系统级封装和系统级芯片名字不一样，但是， 电气特性旗鼓相当
系统级封装和系统级芯片名字不一样，但是， 电气特性旗鼓相当
系统级封装和系统级芯片名字不一样，但是， 电气特性旗鼓相当
所以，你上面发堆叠定义，是想说什么？无法准确表达自己想表达的内容吗？
PS：
最关键的3D堆叠、混合键合，后面文章再讲，
因为@master123连TSV里是铜线、2.5D是什么/和3D什么区别，这些他并不明白，所以，先谈的TSV、2.5D的基础概念
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时间: 2026-10-14 10:50
作者: 狼人克星
奋斗士 发表于 2026-10-14 10:15
你自己说了5000万，你自己不讲清楚是什么东西，还让别人找证据证明你说的5000万正确。。。
这是一个正 ...
奇怪了，别人说是5000万铜连接，你自己理解为PVS，多人回帖已经告诉你了理解的不对，这两者就不是一个东西。让你去查去，有什么义务给你做科普？
时间: 2026-10-14 10:51
作者: 狼人克星
奋斗士 发表于 2026-10-14 10:33
科普1，就是从封装的定义开始，
科普2，介绍现在封装能达到什么技术水平：
随着芯片堆叠技术（如硅通 ...
呵呵，所以说你语文水平太烂，小学语文课最主要的就是让你提取文章的中心思想。你这块儿的能力是缺失的。
所以看起来振振有词，其实都是水货。
时间: 2026-10-14 11:44
作者: 奋斗士
狼人克星 发表于 2026-10-14 10:50
奇怪了，别人说是5000万铜连接，你自己理解为PVS，多人回帖已经告诉你了理解的不对，这两者就不是一个东西 ...
一）苹果CPU功耗5-8W，高通8-10W，平板上限15W
AMD是PC CPU，功耗高几十倍：更粗的线、更大的间距、更小的密度，是必然的设计要求
你拿5000万的数据，不足以证明和AMD思路、架构上有什么实质性区别
在设计架构、制造工艺上，反而都是类似的：
1）都是上下逻辑+存储的3D堆叠
2）都是混合键合工艺
3）应用场景不一样，粗细/间距/密度这类具体细节存在区别
二）TSV这类芯片里的铜导线，包含：电源线、信号线、数据线、散热、测试、冗余。。。等等等等各种用途
所以，小米O100特意强调“有效数据线”
附件: TVS粗细、密度.jpg (2026-10-14 11:35, 239.37 KB) / 下载次数 0
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时间: 2026-10-14 12:03
作者: 奋斗士
原本是在谈：设计架构，
现在被扯到了铜线粗细、铜线数量、铜线密度。。。
而且比较的手法是：
自行车轮毂里的钢丝，对比汽车轮毂里的铁棒子：数量更多、更细、间距更小，说明自行车轮毂比汽车轮毂更先进。。。
时间: 2026-10-14 12:16
作者: 狼人克星
奋斗士 发表于 2026-10-14 12:03
原本是在谈：设计架构，
现在被扯到了铜线粗细、铜线数量、铜线密度。。。
别人只是说一句铜连接数量，也没提什么先进不先进，只是阐述一个客观事实。结果你翻到一个科普视频。如获至宝张冠李戴叫嚣着让别人去投诉举报造谣。你说你是不是有点儿不正常？
时间: 2026-10-14 12:28
作者: 狼人克星
奋斗士 发表于 2026-10-14 12:03
原本是在谈：设计架构，
现在被扯到了铜线粗细、铜线数量、铜线密度。。。
自己丢的脸，自己要捡回来
附件: IMG_6264.jpg (2026-10-14 12:28, 24 KB) / 下载次数 0
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时间: 2026-10-14 12:31
作者: 奋斗士
狼人克星 发表于 2026-10-14 12:16
别人只是说一句铜连接数量，也没提什么先进不先进，只是阐述一个客观事实。结果你翻到一个科普视频。如获 ...
AMD是堆叠，不是设计，AMD单芯片连重新设计都没有。。。
这不就是你们几个人在传播的信息？
把AMD踩的死死的
时间: 2026-10-14 14:06
作者: oooooooo
奋斗士 发表于 2026-10-14 12:31
AMD是堆叠，不是设计，AMD单芯片连重新设计都没有。。。
这不就是你们几个人在传播的信息？
奋总的脑回路真挺奇葩的，解读别人的话总是能拐八个弯
时间: 2026-10-14 14:08
作者: 狼人克星
奋斗士 发表于 2026-10-14 12:31
AMD是堆叠，不是设计，AMD单芯片连重新设计都没有。。。
这不就是你们几个人在传播的信息？
别你们几个，谁说AMD没有设计，你贴出原话来。别这么暗示，你觉得，玩多了就没有意思了。
时间: 2026-10-14 14:12
作者: oooooooo
狼人克星 发表于 2026-10-14 14:08
别你们几个，谁说AMD没有设计，你贴出原话来。别这么暗示，你觉得，玩多了就没有意思了。
奋总阅读理解做太多了，总能从别人的文字里拆出自己想要的意思来，原作者都没奋总清楚自己话的意思
时间: 2026-10-14 14:35
作者: 奋斗士
狼人克星 发表于 2026-10-14 14:08
别你们几个，谁说AMD没有设计，你贴出原话来。别这么暗示，你觉得，玩多了就没有意思了。
AMD是不是单芯片重新设计？
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时间: 2026-10-14 14:40
作者: 狼人克星
奋斗士 发表于 2026-10-14 14:35
AMD是不是单芯片重新设计？
你问AMD去呀，贴的图里，我可从来没有提过AMD。
别给自己加戏。
时间: 2026-10-14 14:57
作者: 奋斗士
狼人克星 发表于 2026-10-14 14:40
你问AMD去呀，贴的图里，我可从来没有提过AMD。
别给自己加戏。
这个话题里谈的一直是AMD的3D堆叠。。。
你插了那些话，然后现在说不是在谈AMD。。。
另外，2D改成3D后：
1）IO接口数量暴增，
2）接口位置不可能完全不变
所以，2D改3D的芯片，一定都针对“单芯片”做了“重新设计”，，，这个结论，和是不是AMD无关
时间: 2026-10-14 15:12
作者: 狼人克星
奋斗士 发表于 2026-10-14 14:57
这个话题里谈的一直是AMD的3D堆叠。。。
你插了那些话，然后现在说不是在谈AMD。。。
不是你贴的海力士的科普贴吗？咋又变成AMD的堆叠了？
你一直都是这么逻辑混乱吗？
时间: 2026-10-14 15:26
作者: 奋斗士
狼人克星 发表于 2026-10-14 15:12
不是你贴的海力士的科普贴吗？咋又变成AMD的堆叠了？
你一直都是这么逻辑混乱吗？
2D改3D的芯片，一定都是针对“单芯片”做了“重新设计”，，，这个结论，和是不是AMD无关
你一直在重复：华为是单芯片重新设计，其他堆叠不需要单芯片重新设计这个错误观点。。。现在被“3D堆叠里IO铜线数量远超2D”这个设计事实打脸了，开始不承认前面说的错误观点了？
PS：
2.5D就已经引发EDA升级了，AI卡基本都属于2.5D设计
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时间: 2026-10-14 15:47
作者: 狼人克星
奋斗士 发表于 2026-10-14 15:26
2D改3D的芯片，一定都是针对“单芯片”做了“重新设计”，，，这个结论，和是不是AMD无关
你一直在重复 ...
呵呵，又和AMD没关系，你先把海力士对堆叠的定义读透了再说吧。
就那三句话，挺清楚的。
而且我认为和华为逻辑折叠本来也不冲突，华为的逻辑折叠可以是在此基础上的进一步改良。
时间: 2026-10-14 16:18
作者: 奋斗士
狼人克星 发表于 2026-10-14 15:47
呵呵，又和AMD没关系，你先把海力士对堆叠的定义读透了再说吧。
就那三句话，挺清楚的。
而且我认为和华 ...
目前发海力士的内容，都还是在2.5D，还没发3D里最关键的技术：混合键合
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