IBM发布亚1纳米芯片架构：能效提升70%

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IBM推出了一种全新的芯片架构，能够在如人类指甲盖大小的芯片上集成近1000亿个晶体管，其晶体管密度几乎是该公司上一代芯片技术的两倍。这种在计算性能和能效方面的显著提升，源于IBM所称的“全球首款亚1纳米芯片技术”，该技术专为AI数据中心设计。

“这不仅仅是一个渐进式的步骤，更是一次有意义的飞跃，”IBM研究主管兼IBM院士Jay Gambetta表示。他将这项新技术描述为“指向一个未来：计算能力将显著增强，而能耗却不会相应增加。”

所谓“全球首款亚1纳米芯片技术”，并非指制造出物理特征小于1纳米的晶体管——受限于物理规律，这在目前并不切实际。相反，IBM的新“纳米堆叠（nanostack）”架构旨在实现理论上若构建出此类超微芯片所预期的性能提升。具体而言，IBM将该技术基于0.7纳米节点，并命名为7埃节点（1纳米等于10埃）。

需注意的是，此类节点编号已不再对应芯片特征的实际物理尺寸。为了克服现代芯片设计的物理缩放极限，IBM的新架构以交错布局垂直堆叠晶体管，从而在相同空间内容纳更多晶体管。该架构建立在IBM此前开发的纳米片晶体管基础之上，后者曾为其2021年推出的2纳米芯片节点铺平道路。

IBM纳米堆叠架构的基本单元由两个堆叠并键合在一起的晶体管组成。每个晶体管包含三个纳米片，每个纳米片厚约5纳米（相当于大约15排硅原子），片间保持约9纳米的距离。

面向AI时代的性能增益

根据IBM发布的技术报告，纳米堆叠架构可能带来比其上一代2纳米节点芯片高出50%的计算性能，或提高70%的能效。该公司在日本京都举行的2025年IEEE VLSI技术与电路研讨会上介绍了这一架构。

此外，IBM研究人员还在VLSI 2026研讨会上展示，该架构为静态随机存取存储器（SRAM）提供了40%的缩放改进。SRAM支持快速但高耗能的读写操作，对许多AI应用至关重要。这一改进得益于SRAM存储单元采用的交错通道设计，使整体单元高度降低40%，从而在相同芯片空间内容纳更多SRAM。

鉴于近年来SRAM缩放能力大幅下降（从3纳米到2纳米世代仅提高几个百分点），这一突破对支持AI工作负载的芯片设计师而言意义重大。Gambetta指出：“这40%的成就最终将在需要更高带宽和高效率的AI工作流程中实现工业化。”

亚1纳米节点的路线图

作为一家研发机构，IBM不直接制造商用芯片，而是通过合作伙伴进行商业化。目前，IBM已与日本Rapidus合作大规模生产基于纳米片架构的2纳米节点芯片，并与韩国三星合作商业化相关技术。台积电等其他公司也独立开发了用于其2纳米节点的纳米片晶体管。

“纳米片已成为下一代晶体管缩放的基础，”IBM半导体全球研发副总裁Huiming Bu表示，“如今，所有领先的代工厂都采用纳米片技术来生产大多数3纳米芯片以及全部2纳米芯片。”

对于最新的亚1纳米节点技术，IBM拒绝透露潜在的商业化合作伙伴。但Bu预计，采用纳米堆叠架构的商用芯片最早可能在五年内开始生产，最有可能在十年内实现。“它将取代纳米片，成为当今主流代工厂的主流技术，无论是CPU还是GPU，”Bu说，“十年内，这将成为我们发明并帮助行业转型的另一个主流标准。”