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标题: [求助]问一下DDR的采样时序 [查看完整版帖子] [打印本页]

时间: 2007-7-22 18:53

作者: hahaho 标题: [求助]问一下DDR的采样时序

DDR的优点就在于对于数据信号，在时钟的上升沿和下降沿都可以采样。这里的时钟为差分时钟，记为CK和CK#假设有两个设备分别为发送端和接收端。那么对于发送端在时钟CK的上升沿打出的数据来说，在接收端是用时钟CK的上升沿采样，还是用CK的下降沿（即CK#的上升沿）采样？？？哪位大侠可以解答，另求DDR和RLDRAM的规范。谢谢

时间: 2007-7-23 16:28

作者: hr04579

帮你顶

时间: 2008-11-30 13:21

作者: ada115

DDR的规范自己去网上收吧。DDR的读写时序是不一样的，DDR的接口两端必须有一端是DDR controller，他来驱动DDR时钟、DDR的读写控制信号，DDR规范规定了DDRcontroller、device端的控制信号、地址信号、数据信号与时钟信号的在DDR读和DDR写这两种情况下的时序关系。
你问的问题可以就DDR通信时接收端如何接收的角度来考虑。由于DDR接口都是靠DDR时钟的上升沿、下降沿触发DDR接口接收端锁存DDR数据、地址、控制信号的电平的，所以不管用上升沿还是下降沿接收，都要控制DDR的时钟跳变沿与其他被采样的DDR信号跳变沿之间保持一定的相位差，也就是通常所说的DDR接口接收时序要求（建立时间、保持时间），为什么要有这个时序要求呢：
1、可以理解为DDR接收方在锁存DDR信号以及DDR内部电路采样DDR信号时，都要保证采样的信号电平时正确的，如何保证，就是在采样的那个时间点（DDR时钟上升、下降沿的位置）上，DDR被采样信号一定要是稳定的、正确的电平信号，否则将导致读写通信错误。
2、DDR接收方并不是DDR引脚接收侧的输入门要求采样到正确的电平，内部电路也要采样到正确的电平，而DDR输入门与内部电路也有传递时间，并且内部的时钟、数据、控制信号见得skew time（传输相对相位时间差）并不是一个固定的值，而是一个范围（为什么是范围，这个与芯片的工艺、芯片温度等因素有关，为了兼容这些因素，芯片厂家都会给出一个比这个范围仍有一定余量的更大的范围来做时序指标）。

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