通信资料：多制式基带处理器设计

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【资料原名】：Design of multi-standard baseband proces
【资料作者】：Anders Nilsson
【资料日期】：2005.09
【资料语言】：英文
【资料格式】：PDF
【资料目录和简介】：
I Introduction 1
1 Introduction 3
1.1 Scope of the thesis . . . . . . . . . . . . . . . . . . . . . . . . 4
1.2 Organization . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
1.3 Included papers . . . . . . . . . . . . . . . . . . . . . . . . . 5
2 Background 7
2.1 System perspective on baseband processing . . . . . . . . . 7
2.1.1 Baseband processing tasks . . . . . . . . . . . . . . . 8
2.2 Baseband processing devices . . . . . . . . . . . . . . . . . 10
2.3 General purpose DSP processors . . . . . . . . . . . . . . . 10
2.4 Fixed function ASICs . . . . . . . . . . . . . . . . . . . . . . 11
2.5 ASIP DSPs . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
2.6 The need for programmability . . . . . . . . . . . . . . . . . 11
3 Related work 13
3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
3.2 Other architectures . . . . . . . . . . . . . . . . . . . . . . . 14
3.2.1 Sandbridge Technologies Inc . . . . . . . . . . . . . 14
3.2.2 SystemOnIC, now Philips research . . . . . . . . . . 14
3.2.3 Morpho technologies . . . . . . . . . . . . . . . . . . 14
3.2.4 Atmel mAgic DSP . . . . . . . . . . . . . . . . . . . 15
3.3 Comparison . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
II Baseband processing 17
4 Baseband processing 19
4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
4.2 Challenges . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
4.2.1 Multi-path propagation and fading . . . . . . . . . 20
4.2.2 Dynamic range . . . . . . . . . . . . . . . . . . . . . 23
4.2.3 Mobility . . . . . . . . . . . . . . . . . . . . . . . . . 23
4.2.4 Radio impairments . . . . . . . . . . . . . . . . . . . 24
4.2.5 Processing capacity challenges . . . . . . . . . . . . 26
4.3 System simulation environment . . . . . . . . . . . . . . . . 26
4.4 Task chains . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
5 Design methodology 29
5.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
5.1.1 Analysis of the covered standards . . . . . . . . . . 30
5.1.2 Algorithm selection . . . . . . . . . . . . . . . . . . 30
5.1.3 Analysis of processing tasks and selection of execution
units . . . . . . . . . . . . . . . . . . . . . . . . . 30
5.1.4 Scheduling and mapping . . . . . . . . . . . . . . . 30
5.1.5 Instruction set specication . . . . . . . . . . . . . . 31
5.2 Evaluation . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
5.3 Modeling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
6 Processor architecture 33
6.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
6.2 Functional specication . . . . . . . . . . . . . . . . . . . . 33
6.3 Top-level architecture . . . . . . . . . . . . . . . . . . . . . . 34
6.4 Execution units . . . . . . . . . . . . . . . . . . . . . . . . . 35
6.5 Vector instructions . . . . . . . . . . . . . . . . . . . . . . . 36
6.6 Instruction issue . . . . . . . . . . . . . . . . . . . . . . . . . 36
6.7 Memory system . . . . . . . . . . . . . . . . . . . . . . . . . 37
6.8 Scheduling . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
7 Acceleration 41
7.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
7.1.1 Function level acceleration . . . . . . . . . . . . . . 42
7.1.2 Instruction level acceleration . . . . . . . . . . . . . 42
7.2 Accelerator selection method . . . . . . . . . . . . . . . . . 42
7.3 Congurability and exibility . . . . . . . . . . . . . . . . . 43
8 Channel equalization for CDMA systems 45
8.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
8.2 Rake receivers . . . . . . . . . . . . . . . . . . . . . . . . . . 46
8.3 Multi-code transmission . . . . . . . . . . . . . . . . . . . . 47
8.4 Soft handover . . . . . . . . . . . . . . . . . . . . . . . . . . 47
8.5 Programmability . . . . . . . . . . . . . . . . . . . . . . . . 49
8.6 WLAN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
9 Research methodology 51
10 Achievements and future work 53
10.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
10.2 Achievements . . . . . . . . . . . . . . . . . . . . . . . . . . 53
10.2.1 Accelerators . . . . . . . . . . . . . . . . . . . . . . . 54
10.2.2 Digital front-end . . . . . . . . . . . . . . . . . . . . 54
10.2.3 Rake channel equalization . . . . . . . . . . . . . . . 54
10.2.4 Algorithm selection and development . . . . . . . . 55
10.2.5 Models . . . . . . . . . . . . . . . . . . . . . . . . . . 55
10.2.6 Instruction issue . . . . . . . . . . . . . . . . . . . . 56
10.3 Future work . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
III Papers 57
11 Introduction 59
12 Paper 1 61
12.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
12.2 Survey of communication standards . . . . . . . . . . . . . 63
12.2.1 Radio front-end processing . . . . . . . . . . . . . . 64
12.2.2 Symbol processing . . . . . . . . . . . . . . . . . . . 65
12.2.3 Data recovery . . . . . . . . . . . . . . . . . . . . . . 67
12.2.4 Forward error correction . . . . . . . . . . . . . . . . 67
12.3 Proposed accelerators . . . . . . . . . . . . . . . . . . . . . . 69
12.3.1 Decimator . . . . . . . . . . . . . . . . . . . . . . . . 71
12.3.2 RAKE unit . . . . . . . . . . . . . . . . . . . . . . . . 71
12.3.3 Radix-4 FFT/MWT . . . . . . . . . . . . . . . . . . . 72
12.3.4 Viterbi/Turbo decoder . . . . . . . . . . . . . . . . . 72
12.3.5 Interleaver . . . . . . . . . . . . . . . . . . . . . . . . 72
12.4 Network . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
12.5 Results . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
12.6 Conclusion . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
13 Paper 2 79
13.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
13.2 Background . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
13.2.1 Survey of communication standards . . . . . . . . . 82
13.2.2 Rake based channel equalization . . . . . . . . . . . 82
13.2.3 Flexibility requirement . . . . . . . . . . . . . . . . . 83
13.2.4 Multi-path search . . . . . . . . . . . . . . . . . . . . 84
13.3 Architecture overview . . . . . . . . . . . . . . . . . . . . . 84
13.3.1 Instruction set . . . . . . . . . . . . . . . . . . . . . . 85
13.3.2 Instruction issue . . . . . . . . . . . . . . . . . . . . 86
13.3.3 Task synchronization . . . . . . . . . . . . . . . . . . 86
13.4 SIMD processing clusters . . . . . . . . . . . . . . . . . . . . 87
13.4.1 Vector-ALU unit . . . . . . . . . . . . . . . . . . . . 88
13.4.2 Vector-CMAC unit . . . . . . . . . . . . . . . . . . . 88
13.5 Memory sub-system . . . . . . . . . . . . . . . . . . . . . . 88
13.5.1 Rake nger addressing . . . . . . . . . . . . . . . . . 89
13.5.2 Data movement architecture . . . . . . . . . . . . . 90
13.6 Functional mapping . . . . . . . . . . . . . . . . . . . . . . 91
13.7 Scheduling . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
13.7.1 Power considerations . . . . . . . . . . . . . . . . . 93
13.8 Results . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
13.9 Conclusion . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
14 Paper 3 97
14.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
14.2 Design methodology . . . . . . . . . . . . . . . . . . . . . . 99
14.3 Analysis phase . . . . . . . . . . . . . . . . . . . . . . . . . . 101
14.3.1 MIPS cost . . . . . . . . . . . . . . . . . . . . . . . . 101
14.3.2 Latency . . . . . . . . . . . . . . . . . . . . . . . . . . 101
14.4 Component selection . . . . . . . . . . . . . . . . . . . . . . 102
14.4.1 Vector execution units . . . . . . . . . . . . . . . . . 102
14.4.2 Memory organization . . . . . . . . . . . . . . . . . 103
14.4.3 Accelerators . . . . . . . . . . . . . . . . . . . . . . . 103
14.5 Base architecture . . . . . . . . . . . . . . . . . . . . . . . . 103
14.5.1 Memory banks . . . . . . . . . . . . . . . . . . . . . 105
14.5.2 Task level pipelines . . . . . . . . . . . . . . . . . . . 106
14.6 Application of the methodology . . . . . . . . . . . . . . . . 106
14.6.1 Vector execution units . . . . . . . . . . . . . . . . . 107
14.6.2 Memory banks . . . . . . . . . . . . . . . . . . . . . 109
14.6.3 Accelerators . . . . . . . . . . . . . . . . . . . . . . . 110
14.7 Results . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110
14.8 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . 112