基于FSM和Verilog HDL的数字电路设计

dgdz2012

本书主要介绍的是在数字系统中如何设计并运用有限状态机（Finite State Macine, FSM），其中包括利用微处理器、微控制器，以及FSM直接控制的存储单元等不同方法进行设计的案例和系统，同时也包含了一些在数字系统设计中经常遇到的情况。因此这里的重点是让读者对有限状态机有一个全面的认识，并掌握在什么情况下使用它以及如何使用它。
Verilog HDL近年来得到了广泛的运用，本书也对其进行了详细的介绍，许多设计案例都是运用它来描述和验证的。除了用Verilog描述逻辑门和布尔代数方程以外，本书专门用一章的篇幅介绍了硬件描述语言在所谓行为级的应用，它指的是通过使用Verilog语言的一些高级功能进行系统设计。
此外，本书中有一个章节介绍了独热编码技术，运用这种技术设计的FSM，更多地出现在现场可编程门阵列（Fidd Programmable Gate Array,FPGA）芯片中，例如动态存储访问（Dynamic Memory Access，DMA）控制器和数据检测系统等。本书还用一章介绍了异步（事件触发）FSM，它不需要时钟驱动，对可靠性要求较高的系统比较适用。关于佩特里(Petri)网络，即并行数字FSM技术，也专门用一章来进行讲述。
在数字系统发展的过程中，微控制器一直被用来控制系统的输入和输出，同时还被用来处理模拟信号。现在，使用本书介绍的技巧和方法作为一种设计辅助，基于状态机的方案可以通过比较固定的模式来实现，即状态图。一旦设计出状态图，工程师便可以直接使用它推导系统的布尔代数方程，也可以根据其流程直接编写Verilog硬件描述语言代码。一些外围设备，例如存储单元、地址计数器或者比较器等，也可以通过布尔代数方程来定义它们的操作，或者使用Verilog语言去描述它们的行为。

下面将详细地阐述各个章节所涵盖的内容。
第1章介绍了状态机的基本概念，其中包含米利（Mealy）状态机和摩尔（Moore）状态机这两个主要形态的区别，同步状态机（时钟驱动）和异步状态机（事件驱动）的概念，状态图以及如何使用状态图来表示系统的时序行为及输入和输出的状态等。随后介绍了几个代表性的例子，来帮助读者更好地理解如何使用状态机以达到某个具体的设计目的。
第2章主要对外接的硬件设备的应用进行了阐述，着重介绍了如何用状态机来控制它们。其中包括如何通过使用外接计时器产生等待状态，如何控制模-数转换器（ADC）、存储器件等。这些基于状态机的系统级设计理念，可能在其他类似的书中是不多见的。
第3章是课件部分的延续，排版和前两章类似。主要介绍了如何使用T触发器和D触发器来进行状态表的综合，以及系统初始化的方法。
第4章介绍同步（时钟驱动）状态机，并带有仿真结果。这一章主要是向读者展现一些常见的实用案例，例如数字波形发生器和串行异步收发模块等。
第5章介绍了基于“独热编码”技术的同步状态机，其中包括动态存储访问（DMA）控制器和串行数据检测系统等。
第6章介绍了Verilog HDL的基本概念，包括如何用其描述逻辑门和布尔代数方程，如何将不同功能的模块组成一个完整系统等。
第7章介绍了Verilog HDL的基本语法，重点阐述了组合逻辑和时序逻辑的描述方法。
第8章继续深入介绍了Verilog HDL，重点放在状态机的行为建模方面。通过几个实例阐述了使用硬件描述语言在行为模式下描述同步状态机的方法。
第9章专门介绍了异步（事件触发）状态机，从基本概念到设计应用都有详细的阐述。对于异步系统涉及的竞争冒险问题，也做了简要的讨论，并给出了解决方案。
第10章介绍了佩特里网络，以及如何用它实现时序和并行状态机。佩特里网络还可以用来控制同步信号引导多个并行状态机的操作。此外还介绍了如何使用D触发器来设计和综合佩特里网络。
每章都含有许多实例和解决方案，其中很多都被作者整合到实际运用的系统中。

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