4亿美元的光刻机，开抢！

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根据ASML在其第一季度财报电话会议上透露，英特尔已报告使用高数值孔径 (High-NA) 设备在一个季度内曝光了超过 3 万片晶圆。这也显著改进了工艺流程，使特定层上的工艺步骤数量从 40 个减少到 10 个以下。另一家用户三星指出，其某一层的周期时间缩短了 60%。这些结果表明，该技术比 ASML早期的低数值孔径 EUV 设备成熟得更快，后者需要更长的时间才能达到生产就绪状态。

由此可见，这些晶圆代工厂，应该是High NA EUV光刻机的首批抢购大户。事实上，从三星最近的表现来看，他们也正在全力以赴。

三星抢购下一代光刻机

对于三星来说，过去几年备受煎熬。这不但体现在其存储业务上，其寄予厚望的晶圆代工业务也举步维艰。但随着良率的提升以及公司和特斯拉达成的新协议，这家韩国芯片巨头似乎又充满了信心，并加大了对下一代光刻机的抢购。

据报道，三星此前已确认 Exynos 2600 将是该公司首款 2nm GAA 芯片组，而最近又有报道称这款旗舰级 SoC 已开始量产。这家韩国晶圆代工厂的最大愿望就是最大限度地减少损失、提高良率，以便能够大规模生产自有芯片，同时向业界证明其在芯片领域的领先地位能够与台积电相媲美。

为了帮助公司实现目标，一份报道称，三星正在从 ASML 引进更多高数值孔径 EUV 光刻机，并将其添加到其本地生产中。虽然这些设备价格不菲，但它应该能为公司带来必要的优势。据 Fnnews 报道，三星斥巨资购置这些设备的目的是为了在 2 纳米 GAA 制程中占据优势。

几个月前，有报道指出，这家韩国巨头在 Exynos 2600 芯片的测试中，上述光刻技术的良率达到了30%。而众所周知，要实现量产在财务上可行，良率至少需要达到70%。因此，采购这些高数值孔径EUV光刻机或许能帮助三星实现这一目标，因为ASML的尖端工具有助于实现2纳米GAA工艺的超精细电路。

然而，即使该公司拥有近乎无限的资金，也无法随心所欲地订购数量，因为ASML对其销售数量有所限制。据报道，这家荷兰制造商每年只能生产五到六台光刻机，而且即使是这些光刻机也受到政府的出口管制。

值得一提的是，韩国媒体The Bell在今年五月曾报道，三星电子认为，高数值孔径 EUV 光刻机预计将在晶圆代工工艺中率先部署，但其大规模生产应用尚需时日。正如报告中所强调的，ASML 预计其在量产中应用要到 2027 年之后才会开始。报道称，三星正在评估在其 1.4nm 代工工艺中使用高 NA EUV 工具的可能性，并积极开发相应的制造技术。该公司的目标是在 2027 年实现 1.4nm 节点的量产。

至于在DRAM生产中，三星可能会延迟采用 ASML 的High NA EUV 光刻设备，理由是这些设备成本高昂，而且 DRAM 架构即将发生变化。报告指出，存储器公司对采用HighNA EUV技术持谨慎态度，这主要是由于其长期的DRAM发展路线图。根据三星的规划，DRAM架构将分阶段发展——从6F2到4F2，最终到3D DRAM。届时，3D DRAM 光刻技术不需要高NA或低NA的EUV设备。与传统DRAM不同，3D DRAM通过垂直堆叠来提高晶体管密度，从而允许使用ArF光刻技术，并且无需使用EUV。

不过，SK海力士似乎已经改变了这种看法。

SK海力士，首次引进

日前，SK海力士和ASML宣布，双方已在位于韩国利川的M16晶圆厂组装了业界首台Twinscan NXE:5200B高数值孔径EUV光刻系统。该设备最初将作为下一代工艺技术的开发平台，但最终将在几年后用于采用尖端工艺技术的DRAM量产。

SK海力士表示，此举将为在全球半导体行业激烈竞争的背景下，快速开发和供应满足客户需求的尖端产品奠定基础。SK海力士旨在通过与业务合作伙伴的密切合作，提升全球供应链的可信度和稳定性。

用于微缩存储单元的先进工艺技术对于提高生产力和产品性能至关重要。更复杂的图案可以增加晶圆上生产的芯片数量，并提高功率效率和性能。

如SK海力士所说，自2021年首次在10纳米制程（第四代）中引入EUV技术以来，SK海力士一直在扩大EUV在最先进DRAM生产中的应用范围。此次组装的新一代技术系统性能超越现有EUV设备，是SK海力士为满足行业对极致微缩和高密度的需求而做出的努力之一。

通过采用新系统，SK海力士计划简化现有的EUV工艺，并加速下一代存储器的开发，从而提升产品性能和成本竞争力。该公司还旨在增强其在高价值存储器产品市场的地位，并巩固其技术领导地位。

ASML 的 Kim 表示：“High NA EUV 是一项开启半导体行业新篇章的关键技术。ASML 将与 SK 海力士紧密合作，共同推动下一代存储器的创新。”

SK海力士的Cha表示：“我们期待关键基础设施的加入，将我们一直追求的技术愿景变为现实。我们的目标是利用快速增长的人工智能和下一代计算市场所需的尖端技术，增强我们在人工智能内存领域的领导地位。”

对于 SK 海力士来说，组装业界首批具有 0.55 数值孔径光学系统的 Twinscan NXE:5200B EUV 系统意味着它超越了其主要竞争对手美光和三星，以及整个半导体行业的绝大多数公司，其中许多公司仍然必须采用现有的具有 0.33 数值孔径的 EUV 系统。

鉴于高数值孔径 EUV 光刻机能够帮助芯片制造商避免进行两次或三次 EUV 图案化，NXE:5200B 将首先用于加速下一代 DRAM 的原型设计，这些 DRAM 将采用依赖现有低数值孔径 EUV 和 DUV 光刻机的工艺技术进行生产。只有这样，该光刻机才会用于开发真正需要使用高数值孔径 EUV 设备以实现适当良率和周期的制造工艺。ASML 在一次投资者演示中估计，DRAM 制造商将在 2030 年代过渡到高数值孔径 EUV 光刻机。

快速原型设计极大地加快了下一代工艺技术的开发速度。高NA EUV设备能够以比现有低NA EUV设备更快的速度对DRAM结构（例如电容器沟槽、位线、字线）进行精细原型设计，这将为SK海力士的研发工作带来关键的推动力。

从长远来看（到 2030 年代），SK 海力士可以使用该工具来测试图案化极限、开发新布局并评估制造节点所需的新材料，这些节点必须使用High NA EUV 工具，而这远早于需要全面采用基于High NA EUV 的生产。

考虑到SK海力士当前在DRAM和HBM的号召力，这家存储巨头的决定，可能会加速行业格局的变化。

台积电和美光，想法如何

在High NA EUV的争夺中，英特尔无疑是最关键因素之一。作为全球首家引入High NA EUV光刻机的客户，英特尔对这个光刻机的采购量，取决于他们晶圆制造未来的发展。考虑到该公司当前面临的挑战，可能在短期内并不会有太大改变。

排除了以上厂商以外，台积电和美光的决定会非常重要。

首先看台积电方面，他们今年五月在阿姆斯特丹举行的欧洲技术研讨会上重申了其长期以来对下一代HighNA EUV光刻设备的立场。该公司的下一代工艺技术，包括A16（1.6纳米级）和A14（1.4纳米级）工艺技术，不需要这些最高端的光刻系统。因此，台积电不会在这些节点上采用High NA EUV设备。

“人们似乎总是对台积电何时会使用高数值孔径 (High-NA) 感兴趣，我认为我们的答案很简单，”台积电副联席首席运营官兼业务发展和全球销售高级副总裁Kevin Zhang) 在活动上表示。“只要我们发现高数值孔径 (High-NA) 能够带来有意义的、可衡量的效益，我们就会采用。对于 A14 来说，我之前提到的性能提升在不使用高数值孔径的情况下也非常显著。因此，我们的技术团队正在持续寻找延长现有 EUV 寿命的方法，同时获得微缩优势。”

当被问及 A14 是否严重依赖多重图案化时，张回答说他无法评论具体细节，但表示台积电的技术团队已经找到了一种在 1.4nm 节点上生产芯片的方法，而无需使用High NA EUV 工具，该工具可提供 8nm 分辨率，而Low NA EUV 系统的分辨率为 13.5nm。

“这是我们技术团队的一项伟大创新，”张教授说道。“只要他们继续寻找方法，显然我们就不必使用高数值孔径EUV。最终，我们会在某个时候使用它。只是我们需要找到一个合适的拦截点，提供最大的效益，实现最大的投资回报。”

因此，与英特尔不同，台积电似乎至少在 2027 年至 2028 年间开始使用其14A 制造技术的下一代 EUV 光刻机来减少 EUV 曝光次数（即多重曝光）和工艺步骤，而英特尔则至少在 2030 年甚至更晚之前没有计划在量产中使用高 NA EUV。

至于美光，在EUV光刻机上的决定，就更谨慎。他们直到2025年才首次将EUV引入DRAM生产，至于何时将High NA EUV引入，这可能更是一个未知之数。

除了以上几家厂商之外，日本Rapidus可能也会是其中一个X因素。

据《日刊工业新闻》今年年初报道，Rapidus 计划在其即将在日本新建的晶圆厂中安装多达 10 台 EUV 光刻设备。这些设备将从 2027 年开始用于 2nm 级工艺技术的芯片量产。 官方当时确认，这些光刻机是NXE:3800E型号。展望未来，他们如果要继续推进技术前进，选购High NA EUV光刻机，也是必然的选择，只是时间问题。

写在最后

虽然包括ASML在内的大家都对High NA EUV寄予厚望，大家也都承认其技术很好。但是，从目前看来，厂商还是有所犹豫，主要原因固然是因为这个售价高达4亿美金的设备成本高昂。

外媒在此前的报道中更是引述了一位不愿透露姓名的英特尔董事在投资研究平台 Tegus 上的说法表示：“未来高端芯片制造将减少对先进光刻工具的依赖，而更多地依赖蚀刻技术。”该董事解释说：“新兴的晶体管架构，例如环栅场效应晶体管 (GAAFET) 和互补场效应晶体管 (CFET)，可以显著减少芯片制造过程中对光刻技术的依赖。”

报告指出，尽管由于出口管制，光刻机（例如 ASML 的先进 EUV 和高数值孔径 EUV 光刻机）经常成为讨论的焦点，但芯片制造还依赖于其他关键工艺，例如沉积和蚀刻。报告指出，光刻是初始步骤，将电路设计转移到晶圆上，然后通过后续的沉积和蚀刻步骤将其固定。

如他们所说，像 GAAFET 这样的新型设计将栅极完全包裹在晶体管沟道周围，晶体管组并联排列。更先进的架构，例如 CFET，则更进一步，通过垂直堆叠晶体管组来节省晶圆空间。报告指出，由于 GAAFET 和 CFET 都从各个方向包围栅极，因此精确的横向材料去除至关重要。因此，这种架构的转变正促使芯片制造商减少对光刻的关注，而更多地关注蚀刻。