用ADRF6601设计TETRA接收混频器

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采用ADRF6601的射频接收混频器设计

1.引言
混频器（mixer）是无线通信系统中的重要器件，能够接收端将射频信号转换成为中频、基带信号，或在发射端将基带信号转换为射频信号。
ADI公司的接收下变频混频器ADRF6601是一款高动态范围、内置PLL和VCO的有源混频器。 PLL合成器使用小数N分频PLL来生成本振频率(LO)并提供给混频器。本振频率750MHz~1160MHz，接收射频信号范围为300MHz~2500MHz，输入P1dB和IIP3分别为14.5dBm和31dBm；中频输出信号带宽为500MHz，带有6.7dB增益，并采用差分方式匹配到200欧姆阻抗，SPI三线编程控制。
基本工作原理是：参考输入（频率范围为12MHz到160 MHz）在可选的分频或倍频处理后输出到PLL鉴相器，鉴相器的输出控制一个电荷泵，电荷泵的输出由一个片外环路滤波器进行积分。
然后，该环路滤波器的输出提供给内置的VCO。频率为2*LO或4*LO的VCO输出提供给本振分频器及可编程PLL分频器。 可编程分频器由Σ-Δ调制器(SDM)进行控制。 SDM的系数可以通过编程设定在2和2047之间。
ADRF6601由先进的硅锗BiCMOS工艺制造。它采用40引脚裸露焊槃无铅6 mm × 6 mm LFCSP封装。额定温度范围为-40℃至+85℃。

                             

图1
ADRF6601结构图

2.电路设计
ADRF6601设计过程分三步进行。第一步：采用了ADI公司提供的PLL设计仿真软件ADIsimPLL Ver3.40进行器件选型、电路基本参数和原理图概要设计；第二步：采用面向ADRF6X0X系列寄存器设计的软件ADRF6x0x_customer_6p1p0进行混频器内的PLL设计和寄存器设计；第三步：采用ORCAD软件设计原理图并设计FPGA用于配置寄存器的逻辑。设计软件ADIsimPLL和ADRF6x0x_customer_6p1p0可到ADI网站下载，设计步骤和结果如下：
第一步：基本参数和原理图概要设计
环路滤波器滤除或衰减鉴频器输出端的高频误差分量，提高PLL的抗干扰能力，同时能够根据负反馈电路的要求为整个环路提供稳定余量。
用ADIsimPLL设计结果如下图，左侧为基本参数、右侧为简易原理图。
      

环路滤波器         [/td]   [/tr]  [/tr]

  

图2

用ADIsimPLL设计的ADRF6601原理图

从ADIsimPLL设计报告中可以知道VCO频率为3.5399GHz，经过4分频后输出得到LO信号884.975MHz，频率锁定时间为307us，相位锁定时间为274us，LD信号锁定时间为177us，总锁定时间约为758us。
第二步：PLL和寄存器设计
将本系统应用到TERTA（陆地集群通信系统）的800MHz频段中，其上行频率为806~821MHz，取中频频率为71MHz，对于本振的选择遵循如下过程：
首先，本振有两个范围，即：735~750MHz或877~892MHz，但根据ADRF6601的本振范围：750~1160MHz可以选择本系统的本振范围为877~892MHz。其次，根据TETRA的要求在15MHz上行带宽内，MS和BS的通信可以采用以25KHz为间隔的信道中传输，即采用（885±0.025*n）MHz作为载波频率，其中n为<300的整数，885MHz采用的是信道中心频率作为基础本振点，以方便在软件控制下通过加减整数信道宽度向两个方向提供相应的本振频点。
混频器的内置的高精度PLL，设计参考时钟采用系统高精度13MHz时钟，经过倍频后变为26MHz作为VCO的参考输入，分频器的整数设计为68、小数80、模1040，如下图。

图3

采用ADRF6x0x_customer_6p1p0设计的混频器的本振

其中信道间隔由12.5KHz经倍频后变成25KHz；若用作GSM制式则需设计成16倍，200KHz信道间隔；若用作TETRA II，则需依照不同的调制方式设计成50KHz，100KHz，150KHz等不同信道间隔。
PLL设计完成后需要配置如VCO电荷泵电流、Dither使能，内部LDO使能以及BANK选择方式等寄存器，保证芯片正确工作。

图4

ADRF6x0x_customer_6p1p0采用设置的ADRF6601寄存器

在实际调试过程中，借助ADRF6601评估板调试，修正了截止发稿为止，由软件BUG导致的寄存器错误，将R4设置成了0X024724，可以保证PLL正常工作。
第三步：原理图设计和PLL配置时序
Mixer的原理设计采用ORCAD软件完成，系统采用独立5V供电，对于内部的LDO在外部添加退耦电容，参考时钟采用13MHz系统主时钟，输出的200欧姆差分阻抗通过4：1传输变压器转换为50欧姆阻抗。
3.寄存器配置
ADRF6601采用SPI方式接口与外界通信进行寄存器配置，其共有8个寄存器，如下：

图5
ADRF6601寄存器

配置顺序如下：
1）
Disable the PLL by settingthe PLEN bit to 0 (Register 5, Bit DB6).
2）
After a delay of >100 ms,set the PLEN bit to 1.
After thisprocedure is followed, the other registers should be programmed in this order:
Register 7, Register 6, Register 4,Register 3, Register 2, Register 1. Then, after a delay of >100 ms, Register0 should be programmed.
在本设计中，是用FPGA完成对其配置，其时序如下图：

图6
SPI配置时序

4.结论
采用内部集成VCO的混频器模块可以简化射频电路设计。设计过程中要针对工作频点要求采用厂商提供的相应软件设计适当的环路滤波器和寄存器配置时序。配置过程中要根据厂商要求设计寄存器配置顺序和时延，则能得到所需本振信号，这样的软件配置方式可以在较宽频带内灵活地产生本振源信号。